CMOS分頻器電路設計論文
1.二分頻單元設計
本次設計基於TSPC實現2n分頻，即二分頻單元是最基本單元模組。本設計採用基於TSPC結構的D觸發器搭建二分頻單元。
1.1基於TSPC的D觸發器
基於TSPC的D觸發器電路採用11個電晶體構成的四級鍾控互補輸出方式實現，其中D為輸入訊號，Q為輸出訊號，φ為時鐘訊號。從圖中可以得到:當“φ=0”時，第1級電路將開啟鎖存器從而接收輸入訊號D，同時第2級的輸出被預充電，第3、4級保持原有狀態不變。當“φ=1”時，第1級的輸出訊號將作為第2級的輸入，產生第2級新的輸出訊號，第3級將取樣第2級的輸出訊號傳送輸出到第4級，第4級反相輸出對應訊號得到輸出Q值。由於採用動態結構，該觸發器電晶體數目少，且功耗較低，有利於達到後續多級級聯結構中高效能、低功耗的設計目標。
1.2基於D觸發器的二分頻電路
基於D觸發器的二分頻電路由13個電晶體構成的互補反饋控制電路實現。當輸入訊號D頻率為500MHz，脈衝電壓為1.8V，從圖中可以看到，基於TSPCD觸發器構成的二分頻單元可以準確地實現二分頻的功能。
1.3二分頻電路的最佳化
採用TSPC動態D觸發器結構實現二分頻電路，雖然在電晶體數目和功耗方面獲益，但同時代價是電路對噪聲更加敏感。而襯底噪聲是對分頻器電路影響較大的噪聲源之一。針對上述問題，本設計在電路結構方面對二分頻單元電路進行改進，增加了噪聲通路方式從而有效降低分頻器電路對襯底噪聲的靈敏度，提高電路的抗噪聲能力。最佳化後的二分頻電路如圖5(a)所示，對應模擬結果如圖5(b)所示。
2.模擬結果
將6個二分頻單元串聯即得到對應的26分頻器電路。(a)、6(b)、6(c)、6(d)、6(e)、6(f)分別給出了對應分頻器電路在500MHz輸入情況下2分頻、4分頻、8分頻、16分頻、32分頻、64分頻訊號輸出。從圖中可以看出:輸入訊號週期為2ns(頻率500MHz)，Q1的輸出為4ns，即實現了2分頻(2的1次方);Q2的輸出為8ns，即實現了4分頻(2的2次方);Q3的輸出為16ns，即實現了8分頻(2的3次方);Q4的輸出為32ns，即實現了16分頻(2的4次方);Q5的輸出為64ns，即實現了32分頻(2的'5次方);Q6的輸出為128ns，即實現了64分頻(2的6次方)。綜上所述，電路可以對輸入訊號500MHz進行2的N(N小於等於6)次方分頻。另外，由於二分頻單元電路的高效能低功耗優勢，總的分頻器電路在實現高效能分頻功能的同時不會引入太大的功耗，適於低功耗應用。對單個二分頻單元電路和總電路功耗模擬模擬結果表明，單個二分頻單元電路靜態功耗為3.9μW，總電路靜態功耗為23.7μW。
3.版圖設計
3.1二分頻單元版圖
在版圖的設計中，現有文獻中大多數的分頻器設計都是將VDD和GND環繞包圍版圖中的MOS管。本設計根據本次分頻器設計的實際佈局，採用2個U型的版圖設計，避免了面積方面的浪費。另外，該設計有利於消除分頻器應用中部分噪聲。每個二分頻單元的版圖面積僅為18×5.4μm2。
3.2總體版圖
基於二分頻單元版圖，在CadenceVirtuso平臺下，設計了總的26分頻器電路版圖，如圖8所示。4.3後模擬結果完成電路版圖後，為了驗證電路加入寄生引數後的功能正確性，提取電路版圖寄生引數對電路進行後模擬，結果如圖9所示。瞬態模擬結果表明:該電路實現了500MHz輸入情況下2分頻、4分頻、8分頻、16分頻、32分頻、64分頻的訊號輸出。
4.結束語
本文設計了一種適用於高速低功耗數字積體電路應用的CMOS分頻器電路。模擬結果表明:該電路實現了500MHz輸入情況下2分頻、4分頻、8分頻、16分頻、32分頻、64分頻的訊號輸出。由於採用TSPC動態D觸發器電路的二分頻單元級聯實現CMOS分頻器電路，同時在結構方面進行了最佳化，與同類電路相比有效降低襯底噪聲對電路效能的影響。由於該分頻器電路使用的電晶體數目少、尺寸小，對應功耗低，更符合當代高效能低功耗電子裝置的應用要求。