關於訊號完整性的分析報告
篇一：訊號完整性分析--訊號反射
訊號沿傳輸線向前傳播時，每時每刻都會感受到一個瞬態阻抗，這個阻抗可能是傳輸線本身的，也可能是中途或末端其他元件的。對於訊號來說，它不會區分到底是什麼，訊號所感受到的只有阻抗。如果訊號感受到的阻抗是恆定的，那麼他就會正常向前傳播，只要感受到的阻抗發生變化，不論是什麼引起的（可能是中途遇到的電阻，電容，電感，過孔，PCB轉角，接外掛），訊號都會發生反射。
那麼有多少被反射回傳輸線的起點？衡量訊號反射量的重要指標是反射係數，表示反射 電壓和原傳輸訊號電壓的比值。反射係數定義為：ρ= Z2Z1。其中：Z1為變化前的阻 Z2Z1
抗，Z2為變化後的阻抗。假設PCB線條的特性阻抗為50歐姆，傳輸過程中遇到一個100歐姆的貼片電阻，暫時不考慮寄生電容電感的影響，把電阻看成理想的純電阻，那麼反射系 數為：ρ=100501，訊號有1/3被反射回源端。如果傳輸訊號的電壓是3.3V電壓，100503
反射電壓就是1.1V。 純電阻性負載的反射是研究反射現象的基礎，阻性負載的變化無非是以下四種情況：阻抗增加有限值、減小有限值、開路（阻抗變為無窮大）、短路（阻抗突然變為0）。
阻抗增加有限值：
反射電壓上面的例子已經計算過了。這時，訊號反射點處就會有兩個電壓成分，一部分是從源端傳來的3.3V電壓，另一部分是在反射電壓1.1V，那麼反射點處的電壓為二者之和，即4.4V。
阻抗減小有限值：
仍按上面的例子，PCB線條的特性阻抗為50歐姆，如果遇到的電阻是30歐姆，則反射 係數為 ρ=3050=-0.25，反射電壓為3.3*（-0.25）V= -0.825V。此時反射點電壓為3.3V+3050
（-0.825V）=2.475V。
開路：
開路相當於阻抗無窮大，反射係數按公式計算為1。即反射電壓3.3V。反射點處電壓為
6.6V。可見，在這種極端情況下，反射點處電壓翻倍了。
短路：
短路時阻抗為0，電壓一定為0。按公式計算反射係數為-1，說明反射電壓為-3.3V，因此反射點電壓為0。
由於反射現象的存在，訊號傳播路徑中阻抗發生變化的點，其電壓不再是原來傳輸的電壓。這種反射電壓會改變訊號的波形，從而可能會引起訊號完整性問題。
訊號完整性分析---訊號反射及阻抗匹配
訊號反射產生的原因，當訊號從阻抗為Z0 進入阻抗為Zl的線路時，由於阻抗不匹配的原因，有部分訊號會被反射回來，也可以用 “傳輸線上的回波來概括”。如果源端、負載端和傳輸線具有相同的阻抗，反射就不會發生了。
反射的影響: 如果負載阻抗小於傳輸線阻抗，反射電壓為負，反之，如果負載阻抗大於傳輸線阻抗，反射電壓為正。實際問題中，PCB上傳輸線不規則的幾何形狀，不正確的訊號匹配，經過聯結器的傳輸及電源平面不連續等因素均會導致反射情況發生，而表現出諸如過沖、下衝以及振盪等訊號失真的現象。
過沖，當訊號的第一個波峰超過原來設定的最大值，訊號的第一個波谷超過原來設定的最大值時，為過沖，也就是衝過頭了。
下衝，當訊號的第二個波峰波谷超過設定值時，稱為下衝。過大的過沖會導致元件保護二極體損壞，而下衝嚴重時會產生假時鐘，導致系統誤讀寫操作。
如果過沖過大我們可以採用阻抗匹配的方式消除過沖。
震盪：訊號的反射也會引起訊號震盪，而震盪的本質跟過沖/下衝是一樣的，在一個週期內，訊號反覆的過沖下衝我們稱之為訊號震盪。震盪是消除電路多餘能量的一種方式。透過震盪的訊號，可以將反射而產生的多餘能量給消耗掉。 欠阻尼（振鈴）是指終端的阻尼小，過阻尼（環繞）是指終端的阻尼大了。 (不只是分散式電路才會產生振盪，集總電路由於LC振盪也會產生振盪，其振盪的大小和電路的品質因素Q有關，Q值代表了電路中訊號的衰減速度，Q值越高衰減越慢。可以透過單位時間電路儲存的能量與丟失的能量比值來衡量) Q<1/2的時候就不存在過沖或者振盪。
阻抗匹配，由於源端與負載端的阻抗不匹配才引起訊號的反射，因此要進行阻抗匹配，從而降低反射係數，可以在源端串接阻抗，或者負載端並行接阻抗。反射係數公式：P=(Z1-Z0)/(Z1+Z0)
阻抗匹配端接技術彙總
單電阻端接
經總結：串聯電阻匹配一般適用於單個負載的情況。
一、 序列端接序列匹配：（不太適用太高的高速）
二 、並行端接並行匹配：（更適用於高速）
1、單電阻並行端接
缺點：降低了輸出的高電平，匹配電阻接地會造成下降沿過快（接電源上升源變快），這樣會導致波形佔空比不平衡
2、 戴維寧並行接法
優點：綜合適用上下來電阻，平衡輸出高低電平，減小因佔空比失調能力消耗
缺點：靜態直流功率過大，在TTL和CMOS電路中不常用。
3、並行AC端接
優點：AC端接避免較多的電源消耗，
缺點：由於電容的大小很難確定，大電容會吸收較大電流增加電源損耗，小電容則會減弱匹配效果，建議透過模擬來確定電容值。
應用:並聯交流匹配一般用在多接收端和時鐘訊號線。 (二極體端接法，此法不屬於阻抗匹配的思路，而是透過二極體的鉗位來減小過沖與下衝，儘管成本會提高，但是系統整體佈局佈線開銷可能會減小，因為不需要考慮精確控制傳輸線的阻抗匹配，它的缺點在於二極體本身不會消耗振鈴訊號，因此反射回來的訊號會對電源或者地產生噪聲，開關速度不夠高，對較高速系統不太適用)
串擾：
如果足夠細心你會發現，有時對於某根訊號線，從功能上來說並沒有輸出訊號，但測量時，會有幅度很小的規則波形，就像有訊號輸出。這時你測量一下與它鄰近的訊號線，看看是不是有某種相似的規律！對，如果兩根訊號線靠的很近的話，通常會的。這就是串擾。當然，被串擾影響的訊號線上的波形不一定和鄰近訊號波形相似，也不一定有明顯的規律，更多的是表現為噪聲形式。串擾在當今的高密度電路板中一直是個讓人頭疼的問題，由於佈線空間小，訊號必然靠得很近，因此你比須面對它，只能控制但無法消除。對於受到串擾的訊號線，鄰近訊號的干擾對他來說就相當於噪聲。
串擾大小和電路板上的很多因素有關，並不是僅僅因為兩根訊號線間的距離。當然，距離最容易控制，也是最常用的解決串擾的方法，但不是唯一方法。這也是很多工程師容易誤解的地方。
軌道塌陷：
噪聲不僅存在於訊號網路中，電源分配系統也存在。我們知道，電源和地之間電流流經路徑上不可避免存在阻抗，除非你能讓電路板上的所有東西都變成超導體。那麼，當電流變化時，不可避免產生壓降，因此，真正送到晶片電源管腳上的電壓會減小，有時減小得很厲害，就像電壓突然產生了塌陷，這就是軌道塌陷。軌道塌陷有時會產生致命的問題，很可能影響你的電路板的功能。高效能處理器整合的門數越來越多，開關速度也越來越快，在更短的時間內消耗更多的開關電流，可以容忍的噪聲變得越來越小。但同時控制噪聲越來越難，因為高效能處理器對電源系統的苛刻要求，構建更低阻抗的電源分配系統變得越來越困難。
你可能注意到了，又是阻抗，理解阻抗是理解訊號完整性問題的關鍵。
重視訊號上升時間
訊號的上升時間，對於理解訊號完整性問題至關重要，高速pcb設計中的`絕大多數問題都和它有關，你必須對它足夠重視。
訊號上升時間並不是訊號從低電平上升到高電平所經歷的時間，而是其中的一部分。業界對它的定義尚未統一，最好的辦法就是跟隨上游的晶片廠商的定義，畢竟這些巨頭有話語權。通常有兩種：第一種定義為10-90上升時間，即訊號從高電平的10%上升到90%所經歷的時間。另一種是20-80上升時間，即訊號從高電平的20%上升到80%所經歷的時間。兩種都被採用，從IBIS模型中可看到這點。對於同一種波形，自然20-80上升時間要更短。
對於我們終端應用來說，精確的數字有時並不是很重要，而且這個數值晶片廠商通常也不會直接給我們列出，當然有些晶片可以從IBIS模型中大致估計這個值，不幸的是，不是每種晶片你都能找到IBIS模型。重要的是我們必須建立這樣的概念：上升時間對電路效能有重要的影響，只要小到某一範圍，就必須引起注意，哪怕是一個很模糊的範圍。沒有必要精確定義這個範圍標準，也沒有實際意義。你只需記住，現在的晶片加工工藝使得這個時間很短，已經到了ps級，你應該重視他的影響的時候了。
隨著訊號上升時間的減小，反射、串擾、軌道塌陷、電磁輻射、地彈等問題變得更嚴重，訊號上升時間的減小，從頻譜分析的角度來說，相當於訊號頻寬的增加，也就是訊號中有更多的高頻分量，正是這些高頻分量使得設計變得更加困難。互連線必須作為傳輸線來對待，從而產生了很多以前沒有的問題。
因此，學習訊號完整性，你必須有這樣的概念：訊號陡峭的上升沿，是產生訊號完整性問題的罪魁禍首。
訊號上升時間與頻寬
要重視訊號上升時間，很多訊號完整性問題都是由訊號上升時間短引起的。本文就談談一個基礎概念：訊號上升時間和訊號頻寬的關係
對於數位電路，輸出的通常是方波訊號。方波的上升邊沿非常陡峭，根據傅立葉分析，任何訊號都可以分解成一系列不同頻率的正弦訊號，方波中包含了非常豐富的頻譜成分。 拋開枯燥的理論分析，我們用實驗來直觀的分析方波中的頻率成分，看看不同頻率的正弦訊號是如何疊加成為方波的。首先我們把一個1.65v的直流和一個100MHz的正弦波形疊加，得到一個直流偏置為1.65v的單頻正弦波。我們給這一訊號疊加整數倍頻率的正弦訊號，也就是通常所說的諧波。3次諧波的頻率為300MHz，5次諧波的頻率為500MHz，以此類推，高次諧波都是100MHz的整數倍。圖1是疊加不同諧波前後的比較，左上角的是直流偏置的100MHz基頻波形，右上角時基頻疊加了3次諧波後的波形，有點類似於方波了。左下角是基頻+3次諧波+5次諧波的波形，右下角是基頻+3次諧波+5次諧波+7次諧波的波形。這裡可以直觀的看到疊加的諧波成分越多，波形就越像方波。影響訊號完整性的不是波形的重複頻率，而是訊號的上升時間。
什麼是地彈
所謂“地彈”，是指晶片內部“地”電平相對於電路板“地”電平的變化現象。以電路板“地”為參考，就像是晶片內部的“地”電平不斷的跳動，因此形象的稱之為地彈（ground bounce）。當器件輸出端有一個狀態跳變到另一個狀態時，地彈現象會導致器件邏輯輸入端產生毛刺。那麼“地彈”是如何產生的呢？首先我們要明白，對於任何封裝的晶片，其引腳會存在電感電容等寄生引數, 而地彈正是由於引腳上的電感引起的。
我們可以用下圖來直觀地解釋一下。圖中開關Q的不同位置代表了輸出的“0”“1
”兩種狀態。假定由於電路狀態裝換，開關Q接通RL低電平，負載電容對地放電，隨著負載電容壓下降，它積累的電荷流向地，在接地迴路上形成一個大的電流浪湧。隨著放電電流建立然後衰減，這一電流變化作用於接地引腳的電感LG，這樣在晶片外的電路板“地”與晶片內的地之間，會形成一定的電壓差，如圖中VG。這種由於輸出轉換引起的晶片內部參考地電位漂移就是地彈。
晶片A的輸出變化，產生地彈。這對晶片A的輸入邏輯是有影響的。接收邏輯把輸入電壓和晶片內部的地電壓差分比較確定輸入，因此從接收邏輯來看就象輸入訊號本身疊加了一個與地彈噪聲相同的噪聲。
理解臨界長度
理解臨界長度最好從時間角度來分析。訊號在pcb走線上傳輸需要一定的時間，普通FR4板材上傳輸時間約為每納秒6英寸，當然表層走線和內層走線速度稍有差別。當走線上存在阻抗突變就會發生訊號反射，這和走線長度無關。但是，如果走線很短，在源端訊號還沒上升到高電平時，反射訊號就已經回到源端，那麼發射訊號就被淹沒在上升沿中，訊號波形沒有太大的改變。走線如果很長，發射端訊號已經到達高電平，反射訊號才到達源端，那麼反射訊號就會疊加在高電平位置，從而造成干擾。那麼走線長度就有一個臨界值，大於這個值，返回訊號疊加在高電平處，小於這個值反射訊號被上升沿淹沒。這個臨界值就是臨界長度，注意，這種定義非常不準確，因為只考慮了一次反射情況，這裡只是為了理解概念需要，暫時這樣說。
那麼準確的定義是什麼？實際中反射都是發生多次的，雖然第一次訊號反射回到源端的時間小於訊號上升沿時間，但是後面的多次反射還會疊加在高電平位置，對訊號波形造成干擾。那麼，臨界長度的合理定義應該是：能把反射訊號的干擾控制在可容忍的範圍內的走線長度。這一長度上的訊號往返時間要比訊號上升時間小很多。試驗中發現的經驗資料為，當訊號在pcb走線上的時延高於訊號上升沿的20%時，訊號會產生明顯的振鈴。對於上升時間為1ns的方波訊號來說，pcb走線長度為0.2*6=1.2inch以上時，訊號就會有嚴重的振鈴。所以臨界長度就是1.2inch，大約3cm。
你可能注意到了，又是訊號上升時間！再一次強調，訊號上升時間在高速設計中佔有重要地位。
特性阻抗
當訊號在傳輸線上傳播時，訊號感受到的瞬態阻抗與單位長度電容和材料的介電常數有
篇二：高速訊號反射
反射詳解（第一篇，多圖，無聊，慎入） 作者：陳德恆 一博科技高速先生團隊成員
最近高速先生粉絲增長很快，得益於各位朋友的大力推薦。其中有一位朋友推薦我們公眾號時是這樣說的“給大家分享一個公眾號，這是我見過最無聊的公眾號！一天到晚只說技術，真是弄不明白做硬體的人是怎麼想的啊！哇哈哈哈哈哈哈哈哈”。對於這位朋友，高速先生只想說，您真是太（bu）有（hui）眼（xin）光（shang）啦（a）！
好了，玩笑到這。高速先生出道以來，接到了大量朋友的提問，很大一部分問題幾種在基礎理論上。很明顯大家都是有思考過的，對一些東西處於明白但又有點不明白的區間，還差一層窗戶紙沒有捅破。
所以高速先生寫出這樣一篇文章，希望能幫助大家捅破這層窗戶紙。 基礎理論篇幅較長，所以這一系列文章會分比較多期。
前言
在國外能碰到許多二三十年工作經驗的工程師，幫助他們溝通的工具不是PPT，不是模擬結果，不是測試結果，而是一張紙和一支筆。
很佩服他們可以用一張紙一支筆給你勾繪出一個電路，一條波形，一種debug的方案。曾有一個老工程師告訴我，當你用場的角度去理解電路上的器件的時候，一切將會變得簡單起來。
什麼叫場的角度理解分立器件？在這個世界裡，容抗是Xc=1/(2πfC) ，感抗是XL= 2πfL=ωL 。
這兩個公式中的f與ω指的不是我們的訊號頻率，而是正弦波的頻率與角頻率。 在這裡，我們要感謝偉大的讓巴普蒂斯約瑟夫傅立葉——簡稱傅立葉，對，就是發明傅立葉變化的那個人。
所以在大家眼中看到的訊號是這樣的：
而在一個SI工程師的眼中看到的訊號是這樣的：
或者，這樣的：
當我們能將訊號分解為一個一個正弦波來研究的時候，一切都變簡單了，可以量化了。在正弦波的世界中只有頻率f，幅度A，相位θ。
現在，我們可以愉快的用場來看這個世界了。
讓我們來思考下面這個問題：
一個1V的正弦波在某岔路口分成了兩個大小相等的正弦波，兩條路通向同一個終點，但是一條路長為L，另外一條路長度為L+X，在終點的時候，這個正弦波變成了什麼？
當兩條岔路一樣長時，：
終點的訊號和起點的訊號沒有區別。
當一條路比另一條多二十分之一波長時：
區別也十分小吧？高速先生在這裡特別打上了mark點。大家可以看到，終點的訊號比起點的訊號衰減了1.2%。
篇三：訊號完整性：訊號反射
訊號沿傳輸線向前傳播時，每時每刻都會感受到一個瞬態阻抗，這個阻抗可能是傳輸線本身的，也可能是中途或末端其他元件的。對於訊號來說，它不會區分到底是什麼，訊號所感受到的只有阻抗。如果訊號感受到的阻抗是恆定的，那麼他就會正常向前傳播，只要感受到的阻抗發生變化，不論是什麼引起的（可能是中途遇到的電阻，電容，電感，過孔，PCB轉角，接外掛），訊號都會發生反射。
那麼有多少被反射回傳輸線的起點？衡量訊號反射量的重要指標是反射係數，表示反射電壓和原傳輸訊號電壓的比值。反射係數定義為：其中：
為變化前的阻抗，
。為變化後的阻抗。假設PCB線條的特性阻抗為50歐姆，傳輸過程中遇到一個100歐姆的貼片電阻，暫時不考慮寄生電容電感的影響，把電阻看成理想的純電阻，那麼反射係數為： ，訊號有1/3被反射回源端。如果傳輸訊號的電壓是3.3V電壓，反射電壓就是1.1V。 純電阻性負載的反射是研究反射現象的基礎，阻性負載的變化無非是以下四種情況：阻抗增加有限值、減小有限值、開路（阻抗變為無窮大）、短路（阻抗突然變為0）。
阻抗增加有限值：
反射電壓上面的例子已經計算過了。這時，訊號反射點處就會有兩個電壓成分，一部分是從源端傳來的3.3V電壓，另一部分是在反射電壓1.1V，那麼反射點處的電壓為二者之和，即4.4V。
阻抗減小有限值：
仍按上面的例子，PCB線條的特性阻抗為50歐姆，如果遇到的電阻是30歐姆，則反射係數為
壓，值為
，反射係數為負值，說明反射電壓為負電。此時反射點電壓為3.3V+（-0.825V）=2.475V。 開路：
開路相當於阻抗無窮大，反射係數按公式計算為1。即反射電壓3.3V。反射點處電壓為6.6V。可見，在這種極端情況下，反射點處電壓翻倍了。 短路：
短路時阻抗為0，電壓一定為0。按公式計算反射係數為-1，說明反射電壓為-3.3V，因此反射點電壓為0。
計算非常簡單，重要的是必須知道，由於反射現象的存在，訊號傳播路徑中阻抗發生變化的點，其電壓不再是原來傳輸的電壓。這種反射電壓會改變訊號的
波形，從而可能會引起訊號完整性問題。這種感性的認識對研究訊號完整性及設計電路板非常重要，必須在頭腦中建立起這個概念。