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SRAM加固外圍電路設計研究論文

SRAM加固外圍電路設計研究論文

1新型DDICE單元設計

1.1讀寫線路分離改進

針對經典DICE結構讀資料出現的問題,本文提出了分離讀寫線的結構。本結構中,WL只控制寫時序,此外增加了四個讀管N8、N9、N10、N11,並透過RL控制讀時序.儲存節點X1、X2分別與N9、N10的柵極相連,因而讀資料時,不存在與外界的通路,減少了儲存節點電荷的洩放,避免了外界的干擾[8].這樣一方面可以降低功耗,另一方面可以防止在讀資料期間儲存值受到破壞,使資料更加穩定.

1.2加延時的新型DDICE結構

寫資料時,WL拉高,相互間隔的儲存節點依然連通,容易受到離子轟擊發生翻轉.經過分析,增加一條延時位線BD,同時去掉兩個寫管N5、N7,保留兩個相間隔的寫管N4、N6,並且將N4、N6的源極分離開來,分別連至位線B和延時位線BD.如圖3所示.由於DICE的特殊結構,同時改變兩個相互間隔的儲存節點的儲存值,就可以改寫DICE單元的儲存值.本設計去掉了兩個寫管,只通過兩個寫管N4、N6向兩個相間隔的節點X0、X2寫入資料來完新型DDICE結構成寫任務;DICE的另一個特性是:同一時刻,只改變四個儲存節點的一個節點值,不會改變整個DICE單元的儲存值,這也是其抗單粒子翻轉的本質和恢復機制所在.單粒子轟擊產生的SET翻轉脈衝一般小於1ns,為了將外界的翻轉脈衝濾除,將位線訊號做1ns延時,輸出到延時位線DB,延時位線BD透過寫管N6連線至節點X2,位線經過寫管N4連線至節點X0.這樣在寫資料時翻轉脈衝不會同時到達節點X0和X2,進而不會使整個儲存單元的儲存值發生改變.當向DICE單元中寫入0時,WL訊號為高,儲存節點X0、X1、X2、X3的值分別是0101,在寫資料期間如果遇到位線受單粒子干擾產生干擾脈衝ΔL,則延時1ns後BD也會出現一個ΔL的脈衝.B上的高脈衝到來時,BD上的脈衝還未到來,考慮最壞情況,X0節點的值改變為1,則N3管導通,進而X3節點變0;但是受X0節點控制的P1管和受X3節點控制的N2管截止,X1、X2節點的儲存值被鎖住,保持了原來的10值;干擾脈衝過後,受X1、X2的反饋,N0、P3保持導通,將X0節點拉低,X3節點拉高,恢復為0101;同理BD的脈衝到來時,B上的翻轉脈衝已將恢復,X1、X2節點值發生翻轉,X0、X3值保持,透過反饋X1、X2恢復原來的值.由於脈衝寬度小於延時寬度,來自位線的干擾脈衝就不會同時到達節點X0、X2,即干擾脈衝不會使DDICE單元翻轉.

1.3譯碼電路的加固

地址譯碼電路是SRAM不可缺少的組成部分,其主要由一些組合邏輯構成,因此容易受到高能粒子的轟擊而產生單粒子瞬態效應SET.在讀寫資料時,如果地址位在譯碼電路中產生翻轉脈衝,則有可能讀出錯誤地址的資料,或將資料寫入錯誤儲存單元,從而對資料造成嚴重的破壞.本文加入了對譯碼電路的加固,即向譯碼電路的輸出端加入濾波單元濾波電路是有一個延時單元和一個muller門以及一個反相器組成.muller門的特性是隻要X1、X2不同時為高或者低電平,輸出端就保持原值不變.

2加固設計模擬

本文采用Cadence的Spectre模擬軟體對新設計的DDICE單元及外圍電路進行了抗單粒子模擬.在半導體積體電路中,受到單粒子轟擊會產生大量的電荷,在電場的作用下形成脈衝電流,通常在模擬中採用向敏感節點注入一定寬度的'脈衝電流的方法來模擬單粒子轟擊.

2.1讀資料模擬

DICE單元的儲存值為“1”,即各節點值為“1010”.在讀資料期間的34ns時刻注入脈衝,使反位線的電位發生翻轉[14].而讀寫線路分開的DDICE單元,讀資料時反位線與儲存單元隔離,所以在34ns時,反位線上的錯誤值並沒有引起儲存單元的翻轉.為了精確評估DDICE儲存單元的抗SET能力,對讀資料期間的抗SET翻轉脈衝效果做了模擬統計,SET脈衝寬度以步進0.1ns從0.1ns到1.5ns分別對DICE和DDICE做了測試。

2.2寫資料模擬

設定在5ns時開始向被測儲存單元寫入資料“0”,寫週期為5ns.正常情況下寫週期結束後,DICE儲存節點值應該是“0101”.在寫週期結束的前受到單粒子轟擊,使寫資料匯流排產生1ns的翻轉脈衝[15].為傳統DICE受到單粒子轟擊時的模擬圖.由於位線B和反位線BL同時發生翻轉,四個DICE儲存節點同時暴露在翻轉的位線與反位線面前與之導通,因而發生了翻轉。

2.3模擬統計

基於SMIC0.13μm工藝,用Cadance編輯器對新型DDICE單元進行了實現,版圖截圖如圖10所示.在Spetrc中搭建模擬環境,對它們讀寫資料功耗以及面積做了對比與經典的DICE單元相比,新型DDICE單元在寫資料時功耗增加了13.8%,同時面積也增加了12%,這是因為新結構讀寫線路分開,增加了兩個管子造成的.但是在讀資料時,新結構儲存節點與大電容的位線分離,使得讀平均功耗下降了14.9%.雖然讀平均功耗和麵積有所增加,但讀寫時抗SET的能力分別提高了450%和300%,有效地保證了儲存單元動態資料穩定性,達到了設計目的.

3結束語

新型DDICE儲存單元在全操作狀態下具有抗單粒子翻轉能力,它採用字線分離技術和位線延時技術,在讀寫狀態下對儲存單元進行了加固.同時對組合電路譯碼單元也進行了濾波加固處理,使SRAM在抗單粒子輻射方面更加全面.透過模擬結果可知,經過改進的DDICE單元具有抗小於1ns翻轉脈衝的能力,實現了全週期下的資料安全儲存與讀寫,很適合應用於設計高可靠性抗輻照的SRAM.